实验报告

实验名称______________________

课程名称电子技术实验（数字）

院 系 部: 专业班级：

学生姓名： 学 号:

同 组 人: 实验台号:

指导教师： 成 绩：

实验日期:

华北电力大学

实验报告要求：

一、实验目的及要求

二、仪器用具

三、实验原理

四、实验步骤（包括原理图、实验结果与数据处理）

五、讨论与结论（对实验现象、实验故障及处理方法、实验中存在的问题等进行分析和讨论，对实验的进一步想法或改进意见。）

六、实验原始数据

附页1

附页2

实验原始记录粘贴处

第二篇：《数字逻辑》(数字电子技术基础)【五版】实验报告

本文由若语庆贡献doc文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。实 验 指 导 书计算机与信息学院《数字逻辑》课程组编印 二 OO 八年三月目实验 1 实验 2 实验 3 实验 4 实验 5 实验 6 附录录TTL 集成门电路逻辑功能测试 …… 1 组合逻辑电路的设计 …… 6 译码器和数据选择器 …… 10 竞争冒险 …… 14 集成触发器及其应用 …… 18 集成计数器 …… 23 芯片引脚排列图 …… 29-I-实验 1一、实验目的TTL 集成门电路逻辑功能测试1. 了解 TTL 与非门电路的主要参数。 2. 掌握 TTL 与非门电路的主要参数和传输特性的测试方法。 3. 熟悉 TTL 门电路的逻辑功能的测试方法。 二、实验仪器与器件 1. 数字电路实验箱 2. 万用表 3. 示波器 4. 元器件 TTL 与非门 2片 电阻、电容 三、实验原理 TTL 门电路是最简单、最基本的数字 集成电路元件， 利用其通过适当的组合连接 便可以构成任何复杂的组合电路。 因此， 掌 握 TTL 门电路的工作原理，熟练、灵活地 使用它们是数字技术工作者必备的基本功 之一。 本实验采用四“与非门” 74LS00，其引 脚排列如图 1-1 所示，它共有四组独立的 “与非”门， 每组有两个输入端， 一个输出端。 各组的构造和逻辑功能相同， 现以其中的一 组加以说明：TTL 与非门的电路结构如图 1-2 所示，Ａ 和Ｂ为输入端，Ｚ为输出端。 与非门的逻辑表达式为 Ｚ=(ＡＢ)’。当Ａ、 若干 74LS00 1个 1只 1台Ｂ 均为高电平时，Ｚ 为低电平“0”；Ａ、 Ｂ 中有一个为低电平或二者均为低电平 时，Ｚ为高电平"1"。四与非门 74LS00 的主要参数有： 1） 扇出系数ＮO： 电路正常工作时能带 动的同类门的数目称为扇出系数ＮO 。 2）输出高电平ＶOH ：一般ＶOH ≥2.4V. 3）输出低电平ＶOL ：一般ＶOL≤ 0.4V. 4）高电平输入电流ＩIH ：指当一个输 入端接高电平， 而其它输入端接地时从电源 流过高电平输入端的电流。 5）低电平输入电流ＩIL（或输入短路电流 ＩRD )：指当一个输入端接地，而其它输入-1-端悬空时低电平输入端流向地的电流。 6） 电压传输特性曲线和关门电平ＶOFF： 图 1-3 所表示的Ｖi~ＶO 关系曲线称为电压传输特性曲线。使输出电压刚刚达到低电平时 的最低输入电压称为开门电平ＶON 。使输出电压刚刚达到规定高电平时的最高输入电压称 为关门电平ＶOFF 。 指输入全部为高电平、 输出为低电平且不带负载时的功率损耗。 7） 空载导通功耗ＰON ： 8）空载截止功耗ＰOFF ：指输入有低电平、输出为高电平且不带负载时的功率损耗。 9）噪声容限：电

路能够保持正确的逻辑关系所允许的最大抗干扰电压值，称为噪声电 压容限。输入低电平时的噪声容限为ＶOFF - ＶIL ，输入高电平时的噪声容限为ＶIH -ＶON 。 通常 TTL 门电路的ＶIH 取其最小值 2.0V，ＶIL 取其最大值 0.8V。 10）平均传输延迟时间 tpd ：它是与非门的输出波形相对于输入波形的时间延迟，是 tpd 小于 8ns。一个与非门的平均传 衡量开关电路速度的重要指标。一般情况下，低速组件的 tpd 约为 40~60ns，中速组件的 约为 15~40ns，高速组件的为 8~15ns，超高速组件的 输延迟时间可以通过下式近似计算：tpd =Ｔ/ 6，Ｔ 为用三个门电路组成振荡器的周期。 四、实验内容及步骤 1. TTL 与非门参数的测试 (1) 输出高电平ＶOH 的测试 TTL 与非门的输出高电平ＶOH 的测试电路如图 1-4 所示， 把与非门两输入端中的一个 或两者全部接地， 用万用表测出的输出端电压为ＶOH， 在测量中如果电压值 ≥2.4V， 记作“1”； 若测量值 ≤0.4，记作“0”。测出四组数据，将其填入表 1-1。(2) 输出低电平ＶOL 测试 TTL 与非门的输出低电平ＶOL 的电路如图 1-5 所示，输入端全部悬空，测出输 入端电压即为ＶOL，将测量的四组数据填入表 1-1。 (3) 低电平输入电流ＩIL 按图 1-6 连接电路，则从电流表上读出的电流就是与非门的低电平输入电流。用万用 表分别测出集成块 74LS00 中各与非门不同输入端接地时的电流ＩIL， 并将其测量的结果填 入表 1-2 中。-2-(4) 高电平输入电流ＩIH 按图 1-7 连接电路，测量并记录与非门的高电平输入电流ＩIH ，ＩIH＝ (5) 空载导通功耗ＰON： 如图 1-8 所示，从 +5V 电源输出处用万用表测出电流ＩON 就可以按下式求出空载导 通功耗ＰON：ＰON =ＶCC ·ＩON 。ＶCC＝；ＩON＝；ＰON =。(6) 空载截止功耗ＰOFF： 如图 1-9 所示，将芯片所有输入端接地，从 +5V 电源输出处用万用表测出电流ＩOFF， 就可以按下式求出空载截止功耗ＰOFF：ＰOFF =ＶCC ·ＩOFFＶCC＝(7) 扇出系数ＮO；ＩOFF＝；ＰOFF =。如图 1-10 所示，与非门的两输入端均悬空，接通电源，调节ＲW，使电压表的读数等 于 0.4V，读出此时电流表的读数ＩOL。可根据下式计算出该与非门的扇出系数ＮO：ＮO =ＩOL /ＩIL，则ＩOL＝；NO =。-3-2. 与非门传输特性的测试 测量与非门传输特性的电路如图 1-11 所示，调节Ｒ W 使Ｖi 从 0~4.8V 变化，分别测 出对应的输出电压ＶO，并将结果填入表 1-3 中。根据上述实验数据，在坐标纸上画出ＶO~Ｖi 的曲线就是被测与非门的传输特性曲线。由图得ＶON＝ 关门电平ＶOFF＝ 电平噪声容

限为 。；使输出下降到规定高电平 90% 时所对应的输入电压即 ；由此估算输入低电平噪声容限为 ；输入高* 3.测量平均传输延迟时间 tp 按照图 1-12 连接电路，用 74LS00 的三个与非门组成 环形振荡器，从示波器读出振荡周期Ｔ，然后估算出该与非门的平均传输延迟时间 tpd。-4-五、实验数据处理与分析六、质疑、建议、问题讨论 质疑、建议、-5-实验 2一、实验目的组合逻辑电路的设计1. 掌握组合逻辑电路的设计方法。 2. 学会用基本门电路实现组合逻辑电路。 二、实验仪器与器件逻辑真值表 实际的逻辑问题1. 数字电路实验箱 2. 示波器 3. 集成电路 输入四与非门 输入四或门 反向器 万用表 三、实验原理1个 1台逻辑公式化简 卡诺图化简74LS00 74LS32 74LS04 1只2片 1片 1片最简逻辑表达式 逻辑电路图图 2-1 组合逻辑电路的设计流程组合逻辑电路的设计流程如图 2-1 所示。 先根据实际的逻辑问题进行逻辑抽象，定义逻 辑状态的含义，再按照要求给出事件的因果关系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑 门电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。 四、实验内容及步骤 1、设计一个半加器，其输入为Ａ、Ｂ 为两个加数，输出为半加和Ｓ 及进位Ｃ。 根据要求用小规模集成器件与非门设计出最简的逻辑电路。 并用 TTL 与非门组成上面 的逻辑电路。输入接逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。要求：在下面空白区域写出半加器的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变 换，画出逻辑电路图，并记录实验数据。-6-2、设计一个密码锁，锁上有三个按键Ａ、Ｂ、Ｃ，当两个或两个以上的按键同时按下 时，锁能被打开。用逻辑电平显示灯亮来替代锁，当符合上述条件时，将使逻辑电平显示 灯亮，否则灯灭。 根据要求设计出最简的逻辑电路。并用 TTL 与非门电路组成上面的逻辑电路。输入接 逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。要求：在下面空白区域写出密码锁的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变 换，画出逻辑电路图，并记录实验数据。-7-3、设Ｓ0 和Ｓ1 是数据选择器的控制端，Ｄ0、Ｄ1、Ｄ2 是数据输入端，Ｆ为输出端， 试设计一个具有表 2-1 功能的数据选择器。并用给出的门电 路实现该逻辑电路。 (1) 数据输入端Ｄ0、Ｄ1 、Ｄ2 和控制端Ｓ0、Ｓ1 分别 接逻辑开关， 输出接逻辑电平

显示端口。 改变控制端和数据端 的逻辑电平，记录Ｆ的逻辑状态。验证其是否满足表 2-1 的 逻辑功能。 (2) Ｄ2 接一个 1kHz 的脉冲信号，Ｄ0、Ｄ1 为低电平， 改变控制端的逻辑电平，用示波器观察并记录 Ｆ 端的波形。要求：在下面空白区域写出数据选择器的逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换， 画出逻辑电路图，并记录实验数据。S1S0-8-五、实验数据处理与分析、并总结组合逻辑电路的设计方法。 实验数据处理与分析、并总结组合逻辑电路的设计方法。 路的设计方法六、质疑、建议、问题讨论 质疑、建议、-9-实验 3一、实验目的和要求译码器和数据选择器1、掌握 3-8 线译码器逻辑功能和使用方法。 2、掌握数据选择器的逻辑功能和使用方法。二、主要仪器设备（实验用的软硬件环境） 主要仪器设备（实验用的软硬件环境）1、仪器数字万用表、双踪示波器。2、器件74LS138 74LS151 74LS20 三、实验原理 译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功 能的逻辑电路称为译码器。译码器在数字系统中有广泛的应用，不仅用于代码的转换，终 端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同 种类的译码器。下图表示二进制译码器的一般原理图： 3-8 线译码器 8 选 1 数据选择器 四输入端二与非门 2片 1片 1片图 3-1n二进制译码器的一般原理图它具有 n 个输入端，2 个输出端和一个使能输入端。在使能输入端为有效电平时，对 应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。每一 个输出所代表的函数对应于 n 个输入变量的最小项。二进制译码器实际上也是负脉冲输出 的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器 （又称为多路数据分配器）。 1、3-8 线译码器 74LS138 它有三个地址输入端 A、 C， B、 它们共有 8 种状态的组合， 即可译出 8 个输出信号 Y0-Y7。 另外它还有三个使能输入端 G1、G2A、G2B。它的功能表见表 2-1，引脚排列见图 2-2。表 3-1 74LS138 的功能表输入 G1 G2A1输出 C B A Y01 1 1G2BY11 1 1Y21 1 1Y31 1 1Y41 1 1Y51 1 1Y61 1 1Y71 1 1× ×0×1× × ×× × ×× × ×× ××- 10 -1 1 1 1 1 1 1 10 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 1 1

1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0注：‘1’表示逻辑高电平；‘0’表示逻辑低电平；‘ × ’表示逻辑高电平或低电平图 3-274LS138 的引脚排列图2、数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现 数据选择功能的逻辑电路称为数据选择器。 3、数据选择器 74LS151 74LS151 是典型的集成电路数据选择器，它有 3 个地址输入端 CBA，可选择 D0~D7， 这 8 个数据源，具有两个互补输出端，同相输出端 Y 和反相输出端 W。其引脚图如下图 3-3 ‘ × ’表示逻辑高电平或低电平： 所示，功能表如下表 3-2 所示，功能表中‘1’表示逻辑高电平；‘L’表示逻辑低电平；图 3-3 74LS151 的引脚图表图表 3-2 74LS151 的功能表- 11 -四、实验内容及实验数据记录 1、74LS138 译码器逻辑功能测试 在数字逻辑电路实验箱 IC 插座模块中找一个 16PIN 的插座插上芯片 74LS138 并在 16PIN 插座的第 8 脚接上实验箱的地（GND），第 16 脚接上电源（Vcc）。将 74LS138 的 控制输入端和输入端接逻辑电平输出，将输出端 Y0 ~ Y7 分别接到逻辑电平显示的 8 个发 光二极管上，逐次拨动对应的开关，根据发光二极管显示的变化，测试 74LS138 的逻辑功 能。 2、74LS151 译码器逻辑功能测试 测试方法与 74LS138 类同，只是输入与输出引脚的个数不同，功能引脚不同。 3、用 74LS138 设计一个 4 线－16 线的译码器。要求：在下面空白区域写出设计原理、，画出逻辑电路图，并记录实验数据。- 12 -五、实验数据处理与分析六、质疑、建议、问题讨论，并总结中规模集成器件的组合逻辑电路设计方法 质疑、建议、问题讨论，- 13 -实验 4一、实验目的和要求竞争冒险1、了解组合逻辑电路和时序逻辑电路竞争冒险现象产生的原因。 2、了解冒险现象的消除方法。 二、主要仪器设备（实验用的软硬件环境） 主要仪器设备（实验用的软硬件环境）1、仪器数字万用表，示波器。2、器件74LS00 74LS04 47LS32 74LS08 三、实验原理 一般竞争冒险的产生及消除 1、理论上分析组合逻辑电路时，都没有考虑门电路的延迟时间对电路产生的影响。实 际上，从信号输入到输出稳定都需要一定的时间。由于从输入到输出的过程中， 二输入端四与非门 六反相器 二输入端四或门 二输入端四或门 1片 1片 1片 1片不同通路上门的级数不同， 或者门电路平均延迟时间的差异， 使信号从输入经不同通路传输到输出级的时间不同。由于这个原

因，可能会使逻辑电路产生错误输出。通常 把这种现象称为竞争冒险。 2、竞争冒险现象有两种情况，分别是 0 型竞争冒险现象和 1 型竞争冒险现象。⑴ 0 型竞争冒险现象如下图所示图 4-10 型竞争冒险电路图图 4-2波形图输出函数函数，在电路达到稳定时，即静态时，输出 L 总是 1。然而在 A 变化时（动 态时），从图 4-2 可见，在输出 L 的某些瞬间会出现 0，即当 A 经历 1 变 0 的变化时，L 出 现负窄脉冲，即电路存在静态 0 型竞争冒险现象。或门 G2 的两个输入信号分别有 G1 和 A 端两个路径在不同时刻到达的现象，通常成为竞争，由此产生输出干扰脉冲的现象称为冒 险。 ⑵ 1 型竞争现象 如下图所示：- 14 -图 4-31 型竞争冒险电路图图 4-4波形图输入，在电路达到稳定时，即静态时，输出 L 总是 0。然而在 A 变化时（动态时）， 从图 4-4 可见，在输出 L 的瞬间会出现 1，即当 A 经历 0 变 1 的变化时，L 出现窄脉冲，即 电路存在静态 1 型竞争冒险现象。 3、总结 当电路中存在由反相器产生的互补信号，且在互补信号的状态发生变化时可能出现竞争冒险现象。4、消除竞争冒险的方法 ⑴ 发现并消掉互补变量 例如，函数式 F = ( A + B )( A'+C ) ，在 B=C=0 时 F = AA' ，可得。若直接根据这个逻 辑表达式组成逻辑电路，则可能出现竞争冒险。可以将函数式化为 F = AC + A' B + AB ， 根据这个表达式组成逻辑组成逻辑电路就不会出现竞争冒险。 ⑵增加乘积项 例如，函数式 F = AC + BC ' ，当 A=B=1 时，可得 F = C '+ C ，根据这个逻辑表达式 组成逻辑电路，则可能出现竞争冒险。可利用代数恒等式将 F 化为 F = AC + BC '+ AB ， 根据这个表达式组成逻辑电路就不会出现竞争冒险。 ⑶ 输出端并联电容器 如果逻辑电路在较慢的速度下工作，为了消去竞争冒险，可以在输出端并联一个电容 器，其容量为 4～20PF 之间，它对于很窄的负跳变脉冲起到平波的作用，这时在输出端就 不会出现逻辑错误。 四、实验内容及步骤 1、将 74LS04 中的三个反相器串接在一起（前一级的输出作为下一级的输入）第一级 反相器的输入接 1MHZ 脉冲源。 将第一级反相器的输出分别作为 74LS00 中一个与非门的输 入，用示波器观测与非门的输出。改为五反相器串接呢？要求：在下面空白区域画出实验所需的逻辑电路图，并绘制示波器观测的波形。- 15 -2 、 用 基 本 门 电 路 设 计 完 成 Rx1 ， 用 示 波 器 观 察 输 出 结 果 。 再 按 照 逻 辑 式F = AC + BC '+ AB 搭建电路。要求：在下面空白区域画出实验所需的逻辑电路图，并绘

制示波器观测的波形，并用示波器观察结果， 理论分析比较这两结果，再与实际比较结果相比，理论情况是否与实际比较结果一致为什么。（TTL 逻辑 门的传输延迟时间为 10ns～40ns）。3、设计实现 F = AC + BC ' 和 F = AC + BC '+ AB ，实验步骤同上。- 16 -五、实验数据处理与分析六、质疑、建议、问题讨论 质疑、建议、- 17 -实验 5一、实验目的集成触发器及其应用1. 掌握基本 RS、D 和 JK 触发器的逻辑功能及测试方法。 2. 熟悉 D 和 JK 触发器的触发方法。 3. 了解触发器之间的相互转换。 二、实验仪器与器件 1. 数字电路实验箱 2. 集成电路 与非门 双 JK 触发器 双 D 触发器 三、实验原理 触发器是基本的逻辑单元，它具有两个稳定状态，在一定的外加信号作用下可以由一 种稳定状态转变为另一稳定态；无外加信号作用时，将维持原状态不变。因为触发器是一 种具有记忆功能的二进制存贮单元，所以是构成各种时序电路的基本逻辑单元。 1. 基本 RS 触发器Q Q Q & & & R+5V 5k 5k1个 74LS00 74LS73 74LS74 1 片； 1 片； 1 片。Q & SR图 5-1(a)S基本 RS 触发器K图 5-1(b)防抖动开关由两个与非门构成一个 RS 触发器如图 5-1(a) 所示。其逻辑功能如下： (1) 当 S ' = R ' =1 时，触发器保持原先的 1 或 0 状态不变。 (2) 当 S ' = 1， R ' = 0 时，触发器被复位到“0”状态。 (3) 当 S ' = 0， R ' = 1 时，触发器被置位于“1”状态。 (4) 当 S ' = R ' = 0，尔后若 R ' 和 S ' 同时再由“0”变成“1”，则 Q 的状态有可能为 1，也 可能为 0，完全由各种偶然因素决定其最终状态，所以说此时触发器状态不确定。基本 RS 触发器的特性方程如下：Q n +1 = S + R' Q n图 5-1(b) 是一个由基本 RS 触发器构成的防抖动开关，可以用它构成单脉冲发生器。 2. D 触发器 D 触发器是由 RS 触发器演变而成的。逻辑符号如图 5-2 所示，其功能表见表 由功能表可得- 18 -5-1，Q n+1=D(5-2)常见的 D 触发器的型号很多， TTL 型的有 74LS74 (双 D )、 74LS175 (四 D )、 74LS174 (六 D )、74LS374 (八 D ) 等。CMOS 型的有 CD4013 (双 D )、CD4042 (四 D ) 等。本实 验中采用维持-阻塞式双 D 触发器 74LS74，图 5-3 所示分别为其引线排列图，RD 和 SD 是异步置“0”端和异步置“1”端，D 为数据输入端，Q 为输出端，CP 为时钟脉冲输入端。 3. JK 触发器 JK 触发器逻辑功能较多，可用它构成寄存器、计 数器等。图 5-4 所示是 JK 触发器的逻辑符号。常见 的 TTL 型双 JK 触发器有 74LS76、74LS73（负沿触发） 74LS112、 74LS109 等。 、 CMOS 型的有 CD4027等。图 5-5

为双 JK 触发器 74LS73 的引脚排列图。 其中 J、K 是控制输入端，Q 为输出端，CP 为时钟 脉冲端。 D 和 SD 分别是异步置“0”端和异步置“1”端。 R 当 RD=1，SD=0 时，无论 J、K 及 CP 为何值， 输出 Q 均为“1”；当 RD=0，当 SD=1 时，此时不论 J、 K 及 CP 之值如何，Q 的状态均为“0”， 所以 RD， SD 用来将触发器预置到特定的起始状态 ( “0” 或 “1” )。预置完成后 RD，SD 应保持在高电平 (即“1”电 平)，使 JK 触发器处于工作方式。 当 RD=SD=1 时，触发器的工作状态如下： (1)当 JK=00 时，触发器保持原状态。 (2)当 JK = 01 时，在 CP 脉冲的下降沿到来时， Q = 0，即触发器置“0”。 (3)当 JK = 10 时，在 CP 脉冲的下降沿到来时， Q = 1，触发器置“1”。 (4)当 JK=11 时，在 CP 脉冲的作用下，触发器 状态翻转。 由上述关系可以得到 JK 触发器的特征方程为：Q n +1 = JQ' n + R' Q n (CP下降沿到来时有效)4. T 触发器（5-3）T 触发器可以看成是 JK 触发器在 J = K 条件下的特例，它只有一个控制输入端 T 。 它的特性方程是：Q n +1 = TQ' n +T ' Q n （5-3）四、实验内容及步骤 实验内容及步骤- 19 -1. 验证基本 RS 触发器的逻辑功能 按图 5-1(a) 用 74LS00 组成基本 RS 触发器， 并在 Q 端和 Q 端接逻辑电平显示端口，输入端 S 和 R 分别接逻辑开关。 接通 +5V 电源， 按照表 5-2 的要求改变 S 和 R 的状态，观察输出端的状态， 并将结果填入表 5-2。 2. 验证 D 触发器逻辑功能 将 74LS74 的 RD 、 SD 、D 连接到逻辑开关， CP 端接单次脉冲，Q 端和 Q 端分别接逻辑电平显 示端口，接通是电源，按照表 5-3 中的要求，改变 RD、SD、D 和 CP 的状态。在 CP 从 0 到 1 跳变 时，观察输出端 Q 5-3。 3. 验证 JK 触发器逻辑功能 将 74LS73 的 RD、SD、J 和 K 连接到逻辑开 关，Q 和 Q 端分别接逻辑电平显示端口，CP 接单 次脉冲， 接通电源， 按照表 5-4 中的要求， 改变 RD、 SD、 K 和 CP 的状态。 CP 从 1 到 0 跳变时， J、 在 观察输出端 Q n+1 的状态， 并将测试结果填入表 5-4。 4. 不同触发器之间的转换 (1) 将 JK 触发器转换成 D 触发器，自行画出 转换逻辑图，检验转换后电路是否具有 D 触发器的 逻辑功能。要求：在下面空白区域写出转化的原理和方法，画出实 触发器相互转换的逻辑电路图。n+1的状态，将测试结果填入表- 20 -(2) 将 D 触发器转换成 JK 触发器和 T 触发器。自行分别画出转换逻辑图，检验其 逻辑功能。要求：在下面空白区域写出转化的原理和方法，画出实触发器相互转换的逻辑电路图。五、实验数据处理与分析- 21 -六、质疑、建议、问题讨论

质疑、建议、 1. 总结异步置位、复位端的作用。 2. 总结 D 触发器、JK 触发器的状态变化与时钟的关系。- 22 -实验 6一、实验目的集成计数器 集成计数器1. 掌握由集成触发器构成的二进制计数电路的工作原理。 2. 掌握中规模集成计数器的使用方法。 3. 学习运用上述组件设计简单计数器的技能。 二、实验仪器与器件 1. 数字电路实验箱 2. 双踪示波器 3. 共阴极数码显示管 4. 集成电路： 二-五-十进制计数器 与非门 三、实验原理 计数是最基本的逻辑运算，计数器不仅用来计算输入脉冲的数目，而且还用作定时电 路、分频电路和实现数字运算等，因而它是一种十分重要的时序电路。 计数器的种类很多。按计数的数制，可分为二进制、十进制及任意进制。按工作方式 可分为异步和同步计数器两种。按计数的顺序又可分为加法 (正向)、减法 (反向) 和加减 (可逆) 计数器。 计数器通常从零开始计数，所以应该具有清零功能。有些集成计数器还有置数功能， 可以从任意数开始计数。 1. 异步二进制加法计数器 用 D 触发器或 JK 触发器可以构成异步二进制加法计数器。 6-1 是用四个 D 触发 图 器构成的二进制加法计数器。其中每个 D 触发器作为二分频器。在 RD 作用下计数器清 “0”。 当第一个 CP 脉冲上升沿到来时， 0 由“0”变成“1”， Q 当第二个 CP 脉冲到来后， 0 由 Q “1”变成“0”，这又使得 Q1 由 0 变成 1，依次类推，实现二进制计数。 74LS90 2 片 1片 1片 BCD-7 段码译码器 74LS48 74LS00 1个 1台 1个2. 十进制集成计数电路 74LS90 74LS90 是异步二-五-十进制计数器。 其管脚图如图 6-2 所示，它的内部由两个计数电路组成，一个为二进制计数电 路，计数脉冲输入端为 CP1，输出端为 QA；另一个为五进制计数电路，计数 脉冲输入端为 CP2，输出端为 器可独立使用。当将 数器。- 23 -QB、QC、QD。这两个计数QA 连到 CP2 时，可构成十进制计74LS90 的功能表见表 6-1。它具有复 “0”输入端 R9A 和 R9A 和 R9B。如果输入端 R0A 和 高电平时，计数器复“9”。计数时 R0A 和 R9B 其中之一或者同时接低电平。R0A 和R0B ，并有复“9”输入端 R9B 皆为R0B 皆为高电平时，计数器复“0”；R9A 和R0B 其中之一或者两者同时接低电平，并要求74LS90 构成的不同进制计数时的接线图如图 6-3 所示。 四、实验内容及步骤 1. 按图 6-1 利用两片 74LS74 接成四位二进制计数器，输出端接逻辑电平显示端口， 由时钟端逐个输入单次脉冲，观察并记录 Q3、Q2、Q1 和 Q0 的输出状态，验证二进制计 数功能。 从 CP 端输入 1kHz 的连续脉冲，并用示波器

观察并记录各级的波形。2. 按图 6-3(a) 用 74LS90 接成二进制计数器，由 CP1 逐个输入单次脉冲，观察输出 状态并记录，验证其二进制计数功能。- 24 -3. 按图 6-3(b) 接成五进制计数器，由 CP2 逐个输入单次脉冲，观察输出状态并记录， 验证其五进制计数功能。4. 按图 6-3(c) 接成 8421 码十进制计数器，由 CP1 输入单次脉冲，观察并记录输出 状态，验证其十进制计数功能。- 25 -5. 按图 6-3(d) 接成 5421 码十进制计数器，由 CP2 输入单次脉冲，观察并记录输出状 态，验证其计数功能。6. 按图 6-4 将计数器 74LS90、译码器 74LS48 和显示器联起来，由 CP1 输入单次 脉冲，观察一位显示器的计数显示功能。7. 自己用 74LS90 和与非门设计一个 60 进制计数器，并验证其功能。- 26 -五、实验数据处理与分析 1. 整理实验数据，画出要求的状态图。2. 整理实验所得的 8421 码计数真值表，画出 CP1、QA、QB、QC、QD 各点对应波 形。- 27 -六、质疑、建议、问题讨论 质疑、建议、- 28 -附录芯片引脚排列图电路外引脚排列 一．74LS 系列 TTL 电路外引脚排列 1．74LS00 四 2 输入正与非门VCC 4B14 134A 4Y 3B 3A 3Y12 11 10 9 8Y = ( AB )'1 274LS003 4 5 6 71A 1B1Y 2A 2B2Y GNDVCC 6A 6Y 5A 5Y 4A 4Y2．74LS04 六反相器141312111098Y = A'74LS041 2 3 4 5 6 71A 1Y 2A 2Y 3A 3Y GND3.74LS08 四 2 输入与门VCC4B14 134A 4Y 3B12 11 103A 3Y9 8Y = AB1 274LS083 4 5 6 71A 1B1Y 2A 2B2Y GNDVCC1C 1Y 3C 3B3A 3Y9 84．74LS10 三 3 输入正与非门1413121110Y = ( ABC )'1 274LS103 4 5 6 71A 1B VCC 2D14 132A 2B 2C122C 2Y GNDNC 2B 2A 2Y11 10 9 85．74LS20 双 4 输入正与非门Y = ( ABCD )'74LS201 2 3 4 5 6 71A 1B NC 1C 1D 1Y GNDVCC 1C14 131Y 3C 3B12 11 103A 3Y9 86．74LS27 三 3 输入正或非门Y = ( A + B + C )'74LS271 2 3 4 5 6 71A 1B 2A 2B2C 2Y GND- 29 -7．74LS32 四 2 输入或门VCC 4B14 134A 4Y 3B 3A 3Y12 11 10 9 874LS321 2 3 4 5 6 71A 1B VCC J I1Y 2A 2B H112Y GND F98．74LS54 四路（2-3-3-2）输入与或非门 Y= ( AB + CDE + FGH + IJ )'14131210GNC874LS541 2 3 4 5 6 7A BCDEY GND 3A 3Y9 89．74LS86 四 2 输入异或门 Y=A?BVCC 4B 4A 4Y 3B14 13 12 111074LS861

2 3 4 5 6 71A 1B 1Y 2A 2B 2Y GND10．74LS74 双正沿触发 D 触发器VCC 2RD 2D14 13 122CP 2SD 2Q 2Q11 10 9 874LS741 2 3 4 5 6 71RD 1D 1CP 1SD 1Q 1Q GND11．74LS90 二-五-十进制异步加计数器CP0NC Q014 13 12Q311GND Q110 9Q2874LS901 2 3 4 5 6 7CP1 ROA ROBNC VCCS9A S9B12．74LS112 双负沿触发 JK 触发器VCC 1RD16 152RD2CP 2K 2J 2SD 2Q14 13 12 11 10 974LS1121 2 3 4 5 6 7 81CP 1K VCC16 151J141SD 1Q 1Q Y2132Q10GND Y69Y0 Y1Y312Y4 Y51113．74LS138 3 线-8 线译码器74LS1381 2 3 4 5 6 7 8- 30 -A0 A1 A2 GA GBG1Y7GND14．74LS147VCC YS YEX14313212111010Y0910 线-4 线优先编码器161574LS1471 2 3 4 5 6 7 84567STY2Y1 GND15．74LS148 8 线-3 线优先编码器VCC NC16 15D14313212111910A974LS1481 2 3 4 5 6 7 845678CBGND16．74LS151 8 选 1 数据选择器VCC D416 15D5 D614 13D712A011A1 A210 974LS1511 2 3 4 5 6 7 8D3D2D1D0Y W ST GNDVCC2ST A02D3 2D213 122D1 2D011 10 92Y17．74LS153 双 4 选 1 数据选择器16151474LS1531 2 3 4 5 6 7 81ST A1 1D31D2 1D11D0 1Y GNDVCC CO Q0Q113Q212Q311CTT LD10 918．74LS160 同步十进制计数器 74LS161/ 74LS163 同步四位二进制计数器16151474LS160/161/1631 2 3 4 5 6 7 8CR CP D0D1D2D3CTP GNDVCC D0 CRBO13CO12LD D2 D311 10 919．74LS192 同步可逆双时钟 BCD 计数器 74LS193 四位二进制同步可逆计数器- 31 -16151474LS192/1931 2 3 4 5 6 7 8D1Q1 Q0 CPD CPU Q2 Q3GND20．74LS48 BCD 七段显示译码器VCC16f15g14a13b12c11d10e974LS48/2481 2 3 4 5 6 7 8BCLT RBO RBI DA GND及其他集成电路外引脚排列 排列。 二．CMOS 及其他集成电路外引脚排列。 1.CD4511 BCD 七段显示译码器VDD f16 15g14a13b12c11d10e9CD45111 2 3 4 5 6 7 8BCLT BI LE A221D Y817A VSS Y9162.CC4514 4 线-1

6 线译码器VDD INH A324 23 22Y1020 19Y1118Y1415Y1514 13Y12CC45141 2 3 4 5 6 7 8 9 10 11 12LE A0 A1Y7 Y6 Y5 Y4Y3Y1 Y2Y0VSS3.CC4518 双同步十进制计数器VDD 2RD2Q32Q2 2Q1 2Q0 2EN 2CP16 15 14 13 12 11 10 9CC45181 2 3 4 5 6 7 81CP 1EN 1Q0 1Q11Q21Q3 1RDVSS4.CC14433 31 位双积分 A/D 转换器 2VDD Q3 Q2 Q1 Q0 DS124 23 22 21 20 19DS2 DS3 DS418 17 16OR EOC VSS15 14 13CC144331 2 3 4 5 6 7 8 9 10 11 12VAG VR VX R1 R1/C1 C1 C01 C02 DU CP1CP0 VEE5．TS547 共阴 LED 数码管g10f9GND a8 7 6ba f g b e d c h1 - 32 2 3 4 5e dGND c h6.NE555 定时器VCC DIS TH8 7 6VC5NE5551 2 3 4GND TRQ12 11RD39 107．DAC0808 D/A 转换器COP VREF（-VREF（+VCC D0 D1 D216 15 14 13DAC08081 2 3 4 5 6 7 8NCGND VEE IOD7D6D5D4IN2IN1 IN0 A0 A1 A2 ALE D727 26 25 24 23 22 21D620D5 D4 D3 VREF（- D219 18 17 16 158．ADC0809 A/D 转换器28ADC08091 2 3 4 5 6 7 8 9 10 11 12 13 14IN3IN4 IN5 IN6 IN7 START EOCD0OECP VCC VREF(+)GND D19.MC1403 精密稳压电源NC NC NC8 7 6NC5MC14031 2 3 4Vi VO GNDNCVCC910.MC1413 七路达林顿晶体管列阵VO1 VO2 VO3 VO4 VO5 VO6 VO716 15 14 13 12 11 10MC14131 2 3 4 5 6 7 8Vi1Vi2 8Vi3 Vi4 7Vi5Vi6Vi7 GNDNC +VCCVO6调零 511.μA741 运算放大器 μA7411 调零 - 33 2 3 4V- V+-VCC1